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國立臺灣科技大學 專利研究所 管中徽所指導 張世宜的 矽智財相關專利之發掘分析 (2018),提出矽智財ip關鍵因素是什麼,來自於矽智財、專利、社會網路分析、發明人、分類號。

而第二篇論文國立交通大學 電機學院電機與控制學程 李育民、洪浩喬所指導 邱堉增的 類比與混合訊號矽智財之行為模型設計與應用經驗 研究案例:展頻時脈產生器類比行為模型設計與應用 (2014),提出因為有 類比行為模型的重點而找出了 矽智財ip的解答。

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接下來讓我們看這些論文和書籍都說些什麼吧:

除了矽智財ip,大家也想知道這些:

超端領先 科技未來:智慧系統概論

為了解決矽智財ip的問題,作者陳伯穎,林宗宏,葉文冠,喻石生,張永賢,黃有榕,涂耿彰 這樣論述:

  本書由嵌入式系統談起,然後點出嵌入式系統與智慧系統的關聯性作說明,這兩者有承先啟後的順序,現在卻是各自發展的重要技術,本書將此兩種技術一起介紹可讓讀者了解智慧系統組成與要件會有更深刻的認識;其次安排介紹創新與創意的真諦,其原因是智慧系統後續發展要借助創新與創意的動力找到真正的應用,所以開闢專章來介紹與說明此一重要性;最後,智慧系統終極應用是為人們的健康與醫療作出貢獻,尤其在預防醫學方面應該是智慧醫療最擅長的部分,所以作者群一致公認智慧醫療為本書最精彩的內容,且希望對讀者在閱讀吸收後會有所助益。 本書特色   這已經是在進行式的未來,不是才剛開始!   ◆臺灣首發,第

一本針對"智慧系統"專書。   ◆全面剖析"智慧系統",含括廣泛,說解精要,淺顯易懂。   ◆本書拓展出生活各個面向、各個層面,將會發現"智慧系統"早已無處不在。

矽智財ip進入發燒排行的影片

主持人:陳鳳馨
來賓:豐銀投顧資深分析師 何金城
主題:台北股市盤前解析|矽智財 IP 股與投信新認養 (買超) 股
節目時間:週一至週五 7:00-9:00am
本集播出日期:2021.09.13

#陳鳳馨​ #金融市場財經新聞即時評析 #台股盤前

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矽智財相關專利之發掘分析

為了解決矽智財ip的問題,作者張世宜 這樣論述:

雲端運算、人工智慧(AI)等新型態終端應用的快速增長,帶動了客製化晶片(ASIC)大量的需求,IC設計服務公司順勢而起,為客戶的終端應用產品量身設計ASIC產品。IC設計服務公司通常無法自行開發ASIC產品所有的矽智財(IP),因此為了縮短產品上市時間,常會以採購或授權的方式取得IP。當各家供應商的IP皆具有相同或接近的效能、規格、成熟度等條件時,IC設計服務公司往往沒有其他的評估因素可參酌以選擇適合的IP。另外,IP供應商通常將IP中容易被還原的技術申請專利,以降低IP交易風險。因此透過專利內容往往可以得知IP技術銷售文件中無法獲知的技術與細節。據此,本研究所要探討的重點即是如何正確與可行

的找到IP所對應的專利。本研究根據一個案公司的DDR IP技術銷售文件,利用初步檢索、擴展以及收斂等三階段找尋DDR IP相關的「標的專利」。其中,初步檢索階段以DDR IP技術銷售文件之關鍵詞作為檢索條件進行專利檢索與簡單過濾,以取得「初步專利群」。擴展階段則以初步專利群的發明人或CPC分類號作為檢索條件,進一步搜尋前階段可能遺漏的相關專利,以得到「擴展專利群」。收斂階段主要將擴展專利群中不相關的專利移除,降低擴展後的雜訊,以得到「收斂專利群」。本研究認為對應同一IP的相關專利應是出自同一研發團隊,所以這些專利的發明人應有相當重疊(意即相同發明人)。同樣地,既是對應同一IP的相關專利,而相關

技術專利常會被歸類於相同類別的CPC分類號,所以這些專利的CPC分類號也應有相當重疊(意即相同分類號)。因此本研究在收斂階段,採用社會網路分析工具Pajek找出「擴展專利群」中兩兩專利之間的發明人交集數、CPC分類號交集數,並進而計算兩兩專利間的基於發明人集合、CPC分類號集合的Jaccard相似係數作為收斂依據,交叉運用,藉此濾除不相關的專利。根據驗證結果,初步檢索階段所得專利群仍有標的專利遺漏之問題,而此問題確實可通過發明人擴展或CPC擴展加以解決。然而,經由發明人或CPC分類號擴展所得的專利群雖可得到100%的查全率,但付出的代價是會犧牲掉查準率。而本研究進一步使用的CPC或發明人的收斂

方式即可保有100%查全率又能有效提高查準率。

類比與混合訊號矽智財之行為模型設計與應用經驗 研究案例:展頻時脈產生器類比行為模型設計與應用

為了解決矽智財ip的問題,作者邱堉增 這樣論述:

本論文研製之 類比與混合訊號矽智財之行為模型設計與應用經驗 研究案例:展頻時脈產生器類比行為模型設計與應用  本文介紹是針對一個類比與混合訊號 (Analog/Mixed-signal ,AMS) 矽智財(IP) ,利用Verilog-A 硬體描述語言先建構一套類比行為模型資料庫(Analog Behavioral Model),並配合混合訊號模擬器、混合訊號模擬的方法。這樣高階層的模型擁有不錯的精準度,因此能夠取代或混合現有電路來做快速的系統驗證,通過這種方法,來探討加速整個AMS IP設計流程的綜合應用方法與實作。研究案例是以展頻時

脈產生器(Spread Spectrum Clock Generator, SSCG) 電路架構,作為建立類比行為模型資料庫的參考,匯集了三種PLL(鎖相迴路)的電路架構,在Cadence的AMS設計環境的建構行為模型、模組與一個泛用型的混合驗證平台,並在此環境中進行模型確認與各種類比與混合訊號的模擬驗證。第一個模型應用的目的是為了在混合訊號電路的設計初期,能輔助數位設計工程師來快速驗證數位電路部分功能的可能性。第二個應用的目的是改善一個PLL(Phase Loop Locked, PLL) 的設計分析流程,並發展一套快速設計分析的方法論,以一個非整數PLL的設計分析流程的應用,可看出模擬速度

與結果的效率大幅提昇,減少重新設計(re-design)。第三個應用是藉由類比行為模型資料庫發展一個基本的PLL IP 自動化的行為模型產生器,用以改善模型建立與確認的工作流程。